[1]黄明霞,许泽恩,张海强,等.基于FPGA的数字时钟设计[J].沈阳建筑大学学报(自科版),2022,(2):364-371.[doi:10.11717/j.issn:2095-1922.2022.02.21]
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基于FPGA的数字时钟设计()
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《沈阳建筑大学学报(自科版)》[ISSN:1006-6977/CN:61-1281/TN]

卷:
期数:
2022年第2期
页码:
364-371
栏目:
机械工程
出版日期:
2022-03-30

文章信息/Info

作者:
黄明霞许泽恩张海强包龙生
关键词:
数字时钟Veriolg HDLFPGAQuartus II
DOI:
10.11717/j.issn:2095-1922.2022.02.21
摘要:
目的 设计一个具有计数、调时功能的数字时钟,以二十四小时为一个周期循环计数。方法 用Verilog HDL硬件描述语言,在Quartus II开发环境下采用自顶向下的方法设计数字时钟;设计主要包括分频模块、计数校时模块和译码显示模块三部分;分频模块把50 MHz的输入信号分频得到1 Hz的时钟信号,计数校时模块可以计数和调整时钟、分钟、秒钟的时间,然后通过译码显示模块在FPGA开发板上显示。结果 由Modelsim软件对各模块进行仿真测试可知,该系统基本实现了数字时钟的功能,满足设计要求。结论 Verilog HDL与具体电路无关,在Quartus II开发环境下,大大地提高了设计的效率。
更新日期/Last Update: 2022-05-04